Kompletny podsystem PHY i kontrolera został opracowany we współpracy z TSMC i jest przeznaczony do takich zastosowań, jak hiperskaler, obliczenia o wysokiej wydajności (HPC) i sztuczna inteligencja (AI).
Wykorzystując opracowaną przez odlewnię obudowę CoWoS 2.5D z przekładką krzemową, w pełni zintegrowany i wysoce konfigurowalny podsystem zapewnia gęstość przepustowości 8 Tbps/mm i redukuje złożoność operacji wejścia/wyjścia, pobór mocy i opóźnienia.
Obsługując wiele protokołów, w tym strumieniowanie, PCIe, CXL, AXI-4, AXI-S, CXS i CHI, IP umożliwia interoperacyjność w całym ekosystemie chipletów. Integruje również monitorowanie kondycji na żywo dla zwiększonej odporności i umożliwia działanie z szybkością 24 Gb/s, aby zapewnić wysoką przepustowość wymaganą do łączności D2D.
„Udane wdrożenie podsystemu UCIe 24 Gb/s w procesie technologicznym 3 nm przy użyciu zaawansowanej obudowy TSMC jest ważnym kamieniem milowym dla Alphawave Semi i podkreśla kompetencje firmy w zakresie wykorzystywania ekosystemu TSMC 3DFabric w celu dostarczania rozwiązań łączności najwyższej klasy” — powiedział Mohit Gupta, starszy wiceprezes i dyrektor generalny ds. niestandardowych układów scalonych i własności intelektualnej w Alphawave Semi.
Gupta stwierdził również, iż IP wyznacza „nowy standard w zakresie rozwiązań łączności o wysokiej wydajności”.
Podsystem UCIe IP firmy Alphawave Semi jest zgodny z najnowszą specyfikacją UCIe Rev 1.1 i obejmuje kompleksowe funkcje testowania i debugowania, takie jak JTAG, BIST, DFT i obsługa Known Good Die (KGD).
